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fpga开发笔记

文章来源:不详 作者:佚名


该文章讲述了fpga开发笔记.

 

 

唉~终于用了3天的时间,终于察觉到

一个小问题了。

原本在构思上,我忽略对时序的严格要求,故多次仿真都查都大不到实验结果。如果Verilog的设计,失去了对时序准确性,那么这样的设计也失去意义了。

笔记原本写到一半了,发生如上的问题。唉~全部都重改,怕是误人子弟,所以笔记写得很小心。

目前,思路和准则是建立了。

但是实例方面,还要仿真多一段时间。

所以呀,这段时间都在修改构思,而且还有许多工作前的准备....

每天一回到家就立即进入梦乡....真的很累。先上几幅载图掉你们的胃口吧:

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就连笔记的题目也重改... orz

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