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altera FPGACPLD设计基础篇第一章 FPGACPLD简介 note

文章来源:不详 作者:佚名


该文章讲述了altera FPGACPLD设计基础篇第一章 FPGACPLD简介 note.

盖了所有altera主流的FPGA/CPLD硬件结构与特点,详尽讨论了Quartus II与第三方EDA工具的设计方法,系统阐述了altera可编程设计优化技术。

第一章 FPGA/CPLD简介

FPGA基本由6部分组成,分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核(hard core)等。

(1)可编程输入/输出单元(input / output单元)

          完成不同电气特性下对输入/输出信号的驱动与匹配需求。FPGA可灵活应用I/O单元的可编程模式,即通过软件的灵活配置,可以适配不同的电气标准与I/O物理特性;可以调整匹配阻抗特性,上下拉电阻;可以调整输出驱动电流的大小等。常见的电气标准有LVTTL、LVCMOS、SSTL、HSTL、LVDS、LVPECL、PCI等,值得一提的是,随着ASIC工艺的飞速发展,目前可编程I/O支持的最高频率越来越高,一些高端FPGA通过DDR寄存器技术,甚至可以支持高达2Gbit/s的数据速率。

(2)基本可编程逻辑单元。

          FPGA一般是基于SRAM工艺的,其基本可编程逻辑单元几乎都是由查找表(LUT, look up table)和寄存器(register)组成的。FPGA内部查找表一般为4输入(注:altera stratix II的自适应逻辑模块ALM结构比较特殊),查找表一般完成纯组合逻辑功能。FPGA内部寄存器结构相当灵活,可以配置为带同步/异步复位或置位、时钟使能的触发器(FF, flip flop),也可配置成锁存器(latch)。FPGA一般依赖寄存器完成同步时序逻辑设计。一般,比较经典的基本可编程单元的配置是一个寄存器加一个查找表,但是不同厂商的寄存器和查找表的内部结构有一定差异,而且寄存器和查找表的组合模式也不同。例如,altera可编程逻辑单元通常被称为LE(logic element,逻辑单元),由一个register加一个LUT构成。altera 大多数FPGA将10个LE有机地组合起来,构成更大功能单元---- 逻辑阵列模块(LAB, logic array block),LAB中除了LE还包含LE间的进位链、LAB控制信号、局部互联线资源、LUT级联链、寄存器级联链等连线与控制资源。xilinx可编程逻辑单元叫slice,它是由上下两个部分构成,每个部分都由一个register加一个LUT组成,被称为LC(logic cell),两个LC之间有一些共用逻辑,可以完成LC之间的配合与级联。Lattic的底层逻辑单元叫PFU(programmable function Unit),由8个LUT和8~9个register构成。

(3)嵌入式RAM。

          可灵活配置为单口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等常用存储结构。

         CAM即content addressable memory,内容地址储存器。CAM这种存储器在其每个存储单元都包含了一个内嵌的比较逻辑,写入CAM的数据会和其内部存储的每一个数据进行比较,并返回与端口数据相同的所有内部数据的地址。

         不同器件商或不同器件族的内嵌块RAM的结构不同。xilinx常见的块RAM大小是4kbit和18Kbit,Lattice常用的块RAM大小是9Kbit,altera的块RAM最为灵活,一些高端器件内部同时含有3种块RAM结构,分辨是M512 RAM(512bit),M4K RAM(4Kbit),M-RAM(512Kbit)。

       需要补充的是,除了块RAM,xilinx和Lattice的FPGA还可以灵活的将LUT配置成RAM、ROM、FIFO等存储结构,这种技术被称为分布式RAM(distributed RAM)。

(4)丰富的布线资源。

          布线资源连通FPGA内部所有单元,连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA内部根据工艺、长度、宽度和分布位置的不同而被划分为不同的等级,有一些是专用布线

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