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  • modelsim入门简单教程
  •                                                                                                       至今还没有弄明白为什么要用ModelSim,因为看波形Quartus II自带的工具就可以了啊。 我刚刚接触model...
  • 简易频率计
  •                                                                                                       顶层文件 LIBRARY ieee;USE ieee.std_logic_1164.all;  LIBRARY work; ENTITY jypyj IS  port (  ...
  • 循环LED灯
  •                                                                                                       ---     用FPGA点LED灯,初始状态LED灯熄灭,   ---    第一次按键: LED灯闪烁;   ---    第二次按键: ...
  • Verilog 仿真中的延时问题
  •                                                                                                       延时控制可以不限制为一个常数, #(DELAY/2) #(x+y) #(4'b1110)   赋值延迟+网线延时=总延时 mo...
  • FPGA中FIFO的配置
  •                                                                                                       今天我们来讨论一下通过Quartus2中的Mega-plugin来配置一个FIFO,这是偏 软件的,但是今天我把归为硬件...
  • FPGA播放声音和音乐
  •                                                                                                       这里我们将让我们的FPGA播放声音和音乐。我们从产生一个单频音开始。然后,逐步让它实现一些更加有趣的...
  • 基础篇第三章altera Quartus II开发流程
  •                                                                                                       第3章 altera Quartus II开发流程 设计步骤:          设计输入----design entry        &n...
  • 基础篇第二章 Altera FPGACPLD 的结构
  •                                                                                                       第2章 Altera FPGA/CPLD的结构 FPGA早已不仅仅是传统意义上的通用可编程逻辑,而是越来越像一个可编程...
  • 状态机的学习
  •                                                                                                       状态机可归纳为4个要素,即现态、条件、动作、次态。这样的归纳,主要是出于对状态机的内在因果关系的考...
  • VHDL入门教程
  •                                                                                                       //*********************************************************************** I2C接口VHDL代码实例...
  • 阻塞赋值与非阻塞赋值完全辨析理解
  •                                                                                                       module block;    reg timer_clk;    initial    begin        timer_clk ...
  • 谈谈赛灵思的局部重配置技术Partial Reconfiguration
  •                                                                                                       这里提到的局部重配置技术(Partial Reconfiguration) 是现场可编程门阵列(呵呵,就是FPGA了) 器件中的...
  • SOPC系统自定义外设
  •                                                                                                       //*********************************************************************** SOPC系统自定义外设:...
  • ^!^time任务函数测量脉宽
  •                                                                                                       module t;    reg clk;    time rise_edge,width;        initial     begin&nb...
  • function用法
  •                                                                                                       一个返回值:可以是有符号的,signed,可以是automatic类型,每次调用局部变量单独分配存储空间。 一个或...
  • task解惑
  •                                                                                                       任务:使设计者可以从设计中不同位置执行共同的代码段。 任务开始处声明任务的输入输出,声明顺序直接...
  • 做一个步进电机的控制
  •                                                                                                       做一个步进电机的控制 /***********************************************************************...
  • 后端设计流程
  •                                                                                                        后端设计流程 ASIC/SoC后端设计作业流程剖析 Toshiba(美国)    秦晓凌 Trident(上海)    潘中平...
  • 回答Chipscope的一些问题
  •                                                                                                       转:http://www.openhw.org/walkie/blog/10-06/191216_cec6e.html 今天被问到了一些chipscope,想应该...
  • 基础篇 第六章 编程与配置
  •                                                                                                       第6章 编程与配置 主要内容:          . 配置altera FPGA;          . 配置文件和软件支...
  • 3--8译码器
  •                                                                                                        module decoder(out,in); output [7:0]  out; input [2:0] in; reg out;    always @(in)    ...