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  • PLDFPGA 查找表结构和乘积项结构
  •     一.PLDFPGA查找表(Look-Up-Table)的原理与结构   采用这种结构的PLD芯片我们也可以称之为FPGA:如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。 查找表(Look-Up-Table)简称为LUT,LUT本质上就是...
  • SOPC中自定义外设和自定义指令性能分析
  •                                                                                                       SOPC中自定义外设和自定义指令性能分析 作者:东北电力大学 王玉峰 聊城工业学校 郭春        摘要 ...
  • Avalon 总线规范_中文
  •                                                                                                       //************************************* Avalon 总线规范 参考手册   (Avalon从端口传输与流模...
  • 如何指定管脚为INBUF而不是自动生成的CLKBUF
  •                                                                                                       ? ?用Verilog写了一个小东西:按一个键加一,按另一个键减一。用Synplify综合后,两个按键的属性都成了C...
  • 面试之2-4分频及N分频!
  •                                                                                                               用于N=2-4分频比的电路,常用双D-FF或双JK-FF器件来构成,分频比n>4的电路,则常采用计数器(如可...
  • CLK PLL 浅析
  •                                                                                                                           (315.31 K)        该附件被下载次数 22           因为这次做的频率检测系统中...
  • 转贴FPGA开发的十点经验
  •                                                                                                       1、FPGA器件选型的7个原则:器件供货渠道和开发工具的支持、器件的硬件资源、器件的电气接口标准、器件...
  • fsdb waveform
  •                                                                                                        fsdbDumplimit - 限制FSDB文件size-- ^!^fsdbDumpvars([], *)fsdbDumpfile - 指定FSDB文件名--...
  • FPGA学习经验总结转
  •                                                                                                       阅读本文的人群:熟悉数字电路基本知识(如加法器、计数器、RAM等),熟悉基本的同步电路设计方法,熟悉HD...
  • Xilinx中ise原语的使用
  •                                                                                                       1、IBUFGDS输入全局时钟及DCM分频使用: IBUFGDS #(.DIFF_TERM("FALSE"), // Differential Terminati...
  • 基于FPGA的DVIHDMI接口实现
  • 基于在平板领域中占主导地位的DVI和HDMI协议,原始设备制造商正在越来越多地追求他们自己的集成一种或两种技术的产品开发。
  • 用户定义原语UDP
  •                                                                                                       时序逻辑UDP,以D型边沿触发器为例建模。 primitive ff(q,clk,d);output q;input clk,d;reg q;initia...
  • ModelSim SE 6.2b 中文注释问题
  •                                                                                                           问题:如何解决ModelSim SE6.2b 中中文注释为乱码?  解答:在“view ”菜单下 “Encoding” 菜单...
  • 时序约束系统学习
  •                                                                                                       一直对时序约束没有什么明确的概念,故详细了解各方面资料,对时序约束有一个全面的从无到有的学习,记录...
  • 基于ARM的嵌入式系统中从串配置FPGA的实现ZZ
  •                                                                                                        基于ARM的嵌入式系统中从串配置FPGA的实现 朱伟,王广君  (中国地质大学信息工程学院,湖...
  • FPGA将在4G系统中占重要地位
  •                                                                                                       除了语音连接之外,数字蜂窝无线网络(如GSM和增强的GSM-EDGE)现在可以提供更高的数据传输速率,理论上可...
  • 使用TimeQuest进行SDRAM时钟约束实例
  •                                                                                                       使用TimeQuest进行SDRAM时钟约束实例            特权同学的《SDRAM时钟相移估算》针对SDRAM的相移...
  • 基于FPGA的随机数发生器的实现以及利用ChipScope的验证--ZT
  •                                                                                                       本文主要介绍利用FPGA的自身的特性实现随机数发生器,在Virtex-II Pro开发板上用ChipScope观察随机数序...
  • FPGA中竞争冒险问题的研究
  •                                                                                                       什么是竞争冒险?请看: 组合逻辑电路中竞争冒险的分析 1 引言     现场可编程门阵列(FPGA)在结构上由...
  • 封装类型缩写含义
  •                                                                                                       封装类型 SIP :Single-In-Line Package DIP :Dual In-line Package 双列直插式封装 CDIP:Ceramic Dua...
  • FPGA硬件电路调试技巧与原则
  •                                                                                                       在调试FPGA电路时要遵循必须的原则和技巧,才能降低调试时间,防止误操作损坏电路。通常情况下,能够参考...
  • verilog 不可综合语句
  •                                                                                                        (1)所有综合工具都支持的结构:always,assign,begin,end,case,wire,tri,aupply0,supply1,reg,integer...
  • FPGA基本组成
  •                                                                                                       PAL/GAL:PAL——Progammable Array Logic 可编程阵列逻辑GAL——Generic Array Logic 通用可编程阵列...
  • VHDL的有符号运算
  •                                                                                                                           VHDL的有符号整型运算 (by Wind330)    最近做了一个色域空间转换的RT...
  • ModelSim SE操作指南
  •                                                                                                       第一章 介 绍 本指南是为 ModelSim5.5f版本编写的,该版本运行于UNIX和Microsoft Windows 95/98/Me/N...